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    • 专利摘要:
    一種記憶體裝置，包括接點配置、絕緣層、複數個側壁電極以及記憶體材料，接點配置具有複數個上表面，絕緣層係位於該接點配置之上並具有一溝槽，該溝槽之配置中，至少具有一側壁排列於複數個接點之上表面，側壁電極係為於溝槽之側壁上並且具有複數個電極上表面，其分別於接點中接觸接點配置之上表面，側壁電極分別包括氮化鉭層以及電極材料層，氮化鉭層係由TaxNy組成，其中y大於x，電極材料層比氮化鉭層具有較低電阻及較低熱阻，記憶體材料與側壁電極之電極上表面相接觸。複數個第二側壁電極亦可形成溝槽之一第二側壁，第二側壁位於接點配置裡的複數個第二接點上。
    公开号:TW201324757A
    申请号:TW101107310
    申请日:2012-03-05
    公开日:2013-06-16
    发明作者:Sheng-Chih Lai；Hsiang-Lan Lung；Matt Breitwisch
    申请人:Macronix Int Co Ltd；Ibm；
    IPC主号:H01L45-00
    专利说明:
    應用於可程式電阻記憶體之熱限制電極
    本發明係有關於一種高密度記憶體裝置與該裝置之製造方法，係以相變記憶體材料例如第六族元素及其他可程式電阻材料為基礎，特別是有關於一種電極結構。
    相變化材料在結晶態(低電阻)與非晶態(高電阻)之間其電阻值呈現很大的區別。電流流經相變化材料時會設定或重置相變記憶體裝置(PCM)。設定相變記憶體裝置進入結晶態可使用中度電流脈衝；欲重置相變記憶體裝置進入非晶態，則使用短週期的大電流脈衝；讀取相變化材料裝置之狀態僅需要小電流。因此，相變記憶體的應用限制是來自於需要高電流來重置相變化材料裝置。
    在裝置主動區以外，電極可說是熱散失的重要來源。熱散失到主動區的外部是很浪費的事，並使得在重置操作的期間需要更大的電流。相變化材料記憶體陣列中之裝置密度取決於記憶胞存取陣列裝置的尺寸，記憶胞存取陣列裝置通常係二極體或電晶體。存取陣列裝置的尺寸部分取決於通過裝置所需的峰值重置電流。因此，為使記憶體裝置如相變化材料以及其他可程式化電阻記憶體類型具有可擴充性、高密度以及低能源消耗之特性，減少重置電流係目前急需改進的議題。
    一種記憶體如相變化材料，包括具有一氮化鉭層之一側壁電極，其可與較高傳導性之電極材料層其中之一和主體熱傳導結構達到熱隔絕，以減少熱散失而降低重置電流。因為有大量的能源浪費是經由電極結構的熱散失而造成的，改善一個或兩個電極使其具有較佳功率效率是非常重要的。在一個例子中，氮化鉭/氮化鈦/氮化鉭之熱限制電極結構被用以限制熱散失並聚集熱源於記憶體的主動區。一種以熱限制電極結構製造記憶體的方法亦於說明書中說明。說明使用熱限制側壁電極之實施例結構，其相變化材料裝置可達到降低10倍的峰值重置電流。
    為讓本揭露之上述內容能更明顯易懂，以下特舉實施例，並配合所附圖示作說明。
    以下係參照所附圖式第1-17圖說明實施例之相變記憶體裝置之熱限制側壁電極與製造所述電極之方法。
    本發明的一個實施例具有複數個第一側壁電極，係位於溝槽之第一側壁上，第一側壁係位於複數個第一接點上的絕緣層之中，第一接點係配置於在基板上。第一側壁電極分別接觸第一接點之上表面。複數個第二側壁電極係位於溝槽之第二側壁上，第二側壁係位於複數個第二接點上的絕緣層之中，第二接點係配置在基板上。該接點配置係與該存取陣列裝置的配置係相互耦合。第15圖及其敘述提供更多有關存取陣列裝置的說明。
    第1A圖繪示一部分記憶體裝置的基本結構之剖面圖。部分記憶體裝置100的基本結構包括由介電材料110包覆之兩個栓塞121及141、一第一側壁電極120、第二側壁電極140、介電材料160及絕緣材料150。其中介電材料160將電極140與電極120隔開，絕緣材料150定義出一溝槽，溝槽用以容置電極120及140。絕緣間隔件125、145係位於側壁電極120、140之上，用以形成該些側壁電極120、140之L型剖面如圖所示。
    栓塞121是接點配置中之第一接點的接點例子。栓塞141是於接點配置中之第二接點的接點例子。一般而言，如第1A圖所示，接點配置中的接點，係為夾層之金屬栓塞、其他電氣接點如電晶體之源極及漏極端子、摻雜半導體上之矽化物層、或其他側壁電極用以聯繫之墊圈。
    第一側壁電極120是多個側壁電極形成於溝槽之第一側壁上的一個側壁電極之例子。第二側壁電極140是多個側壁電極形成於溝槽的第二側壁上的一個側壁電極之例子。雖然第1A圖僅繪示單一側壁電極120 於第一側壁以及單一側壁電極於該溝槽之第二側壁，溝槽係容納第一側壁電極於其第一側壁上以及容納第二側壁電極於其第二側壁上。更進一步地，該實施例可能擁有多個或一個溝槽。
    第1B圖繪示兩個溝槽中的四組獨立側壁電極之上視圖。電極120係部分位於栓塞121的上表面之上。電極120包括第一材料的第一層122、第二材料的第二層124，與第三材料的第三層126，第二層124沉積於該第一層122之上以及第三層126沉積於該第二層124之上。
    第1C圖繪示第一側壁電極120之結構。如圖所示，第一層122具有第一材料之厚度182，第二層124具有第二材料之厚度184，第三層126具有第三材料之厚度186。側壁電極具有一垂直部或腿部127，腿部127係位於對應之溝槽的側壁。在此所述之較佳實施例中，側壁電極具有一水平部或底部129，位於下方接點之上表面。底部129自電極結構至下方接點提供一電氣接點的擴增區。此外，底部129能夠改善結構完整性及側壁電極結構的可靠度。第一層122於腿部127之底端以及底部129將第二層124與下方大量的接點隔開。
    電極140係部分位於栓塞141的上表面148之上。電極140包括第一材料的第一層142、第二材料的第二層144以及第三材料的第三層146，第二層144沉積於第一層142之上，以及第三層146沉積於第二層144之上。
    第一側壁電極120之第一層122與栓塞121之上表面128相接觸，第二側壁電極140之第一層142與栓塞及141之上表面148相接觸。第一側壁電極120之第一層122以及第二側壁電極140之第一層142皆係為絕熱富氮氮化鉭層，將栓塞121及142之上表面128及148與多層導電層124及144分離。
    因為栓塞具有很大的熱質量及很好的熱傳導性，因此第一材料作為一種熱阻障層，以防止透過栓塞造成的熱散失。第一材料更由富氮氮化鉭(TaxNy，x/y比值小於1)所組成。TaxNy-可以是Ta3N5、Ta2N3或其混合物。TaxNy可透過物理氣相沉積法、化學氣相沉積法以及原子層沉積法形成。
    作為第二層124及144之第二材料包括一電極材料，此電極材料比第一材料具有較低電阻及較低熱阻。此電極材料可以是氮化鈦(TiN)或其他可以與第一材料相容之材料。此電極材料可包括一材料或多種材料之混合物，混合物可選自TaxNy(x/y比值大於1)之組成、鉭(Ta)、鎢(W)、鎢之矽化物(W-silicide)、鉑(Pt)、銣(Ru)、二氧化銣(RuO2)、銥(Ir)及二氧化銥(IrO2)，第二層124及144可提供主要傳導路徑給側壁電極120及140。
    氮化鈦之導電性係為富氮氮化鉭之5~1000倍，富氮氮化鉭與氮化鈦之導電比最佳係為0.001~0.2。導熱比最佳係為0.001~0.9。富氮氮化鉭之厚度範圍可以從1奈米至20奈米，氮化鈦之厚度的範圍可以從0.4奈米至10奈米。
    介電材料110可以是二氧化矽、其他氧化矽或其他適合使用於層間介電質之絕緣材料。絕緣材料150可以是氮化矽，絕緣間隔件125、145的材料亦可以是氮化矽。栓塞通常用以內連接下方選擇器之間或存取陣列裝置之間。栓塞121及141可為矽化物(WSi、CoSi、NiSi等)或金屬(W、TiN、Cu等)。介電材料160可以是氮化矽(SiN)、二氧化矽(SiO2)或任何低介電常數材料。栓塞121及141在此例之中是耦合至下方基板，基板可包括存取陣列裝置或其他存取結構(如字元線或位元線)，用以選擇具有側壁電極之記憶單元。此外，栓塞可包括直立式電晶體或二極體，以作為存取陣列裝置。在其他實施例中，存取陣列裝置之配置可耦合至一較被動之存取結構 (如字元線或位元線)。
    第2A圖及第2B圖繪示本發明之第二實施例之記憶體裝置200。第一實施例繪示如第1A及1B圖，其中，第二層124、144兩側皆由電極材料所製成，使富氮氮化鉭之熱阻障層隔絕傳導路徑。在第二實施例中，第二層124、144的外部係於腿部及底部之結構隔絕富氮氮化鉭。第二實施例中的材料說明可以與第一實施例中相同。
    比較第1A圖及第1B圖，第2A、2B圖不具有第一側壁電極120之第一層122和不具有第二側壁電極140之第一層142。第2A、2B圖中第一側壁電極220之第二層124係與栓塞121的上表面128相接觸，第二側壁電極240之第二層144係與栓塞141之上表面148相接觸。
    第3A圖及第3B圖繪示本發明之第三實施例之記憶體裝置300。第一實施例繪示如第1A圖及第1B圖，其中，第二層124、144的兩側皆由氮化鈦製成，使TaxNy材料之熱阻障層隔絕傳導路徑。在第三實施例中，第二層124、144之內側係與富氮氮化鉭於側壁電極之底部與腿部隔絕。第三實施例中對材料的說明亦可以與第一實施例相同。
    比較第1A及1B圖，第3A、3B圖不具有第一側壁電極120之第三層126，第二側壁電極140之第三層146。第3A、3B圖中第一側壁電極320之第一層122係與栓塞121的上表面128相接觸，第二側壁電極340之第二層144係與栓塞141之上表面148相接觸。
    除了氮化鈦(TiN)之外，包覆低導熱性之熱阻障層TaxNy之高導電性材料可以是氮化鉭(TaN)、鉭(Ta)、鎢(W)、鎢之矽化物(W-silicide)、鉑(Pt)、銣(Ru)、二氧化銣(RuO2)、銥(Ir)及二氧化銥(IrO2)等，適用於所有實施例之中。
    請參照第4-14圖，對製造熱限制側壁電極應用於相變記憶體裝置之實施例提供更詳細的說明。
    製作側壁電極，首先將存取陣列裝置或其他存取結構(未繪示)之配置於基板上。存取陣列裝置係耦接至接點配置。記憶單元配置並耦接至存取陣列裝置配置中之一存取陣列裝置。存取陣列裝置可以是電晶體或二極體。存取陣列裝置及記憶單元通常於記憶體陣列中串聯地電性耦接於位元線及源極線之間。
    第4A圖繪示其製造部分基板400及基板上接點配置之剖面圖，基板具有栓塞421、441。包覆栓塞421、441之介電材料410可以係二氧化矽(SiO2)。平坦化介電材料410及栓塞421、441提供第一平坦表面480。第4B圖係基板400的上視圖，顯示在圖案化之前之第一絕緣層450。
    請參照第5A圖，第一絕緣層450上定義一區域510，第一絕緣層450具有光阻材料的第一微影圖案520，如此一來，區域510分別部分排列在栓塞421、441之上表面528、548上方。第5B圖顯示兩個以第一微影圖案環繞於區域510周圍為例的上視圖。在一大型陣列中，區域510係延伸於接點配置之接點的行或列上，使接點配置包含非常大量的接點。
    請參照第6A圖，蝕刻過程移除第一微影圖案定義之區域510下方的第一絕緣層450部分，使其分別部分暴露於栓塞421、441之上表面528、548以及環繞於栓塞421、441之介電材料410的暴露部610。第6B圖係說明栓塞421、441之上表面528、548之暴露部的上視圖，且介電材料之暴露部610包覆環繞著栓塞421、441。在第6A圖中顯示區域510中一對栓塞之剖面圖。在第6B圖中，顯示上述兩區域510中四對部分暴露之栓塞的上視圖。
    請參照第7A及7B圖，其去除光阻材料之第一微影圖案520暴露出第一絕緣層450。溝槽710於栓塞421之上形成側壁720於栓塞442之上、形成側壁740以及栓塞421、442之上表面528、548之暴露部，其中，介電材料410暴露部610包覆環繞上表面528、548。第7B圖繪示溝槽710之兩個例子的上視圖。
    請參照第8A圖，於記憶體陣列區域中，材料層係沉積形成一覆蓋層或未圖案化沉積層。第一材料之第一層810係沉積在溝槽710 及溝槽周圍之第一絕緣層450之上。第二材料之第二層820係沉積在第一層810之上。第一材料之第三層830係沉積在第二層820之上，絕緣間隔件材料之第二絕緣層840接著沉積於第三層830之上。第8B圖係第二絕緣層840之上視圖。
    第一材料，作為一第三阻障層，可包括富氮氮化鉭。富氮氮化鉭可藉由物理氣相沉積、化學氣相沉積及原子層沉積製成。第二材料具備較高之導電性，可以是氮化鈦或其他上述電極材料。
    請參照第9A圖，絕緣間隔件的蝕刻去除第一層810、第二層820、第三層830以及溝槽710之外部與中心區域750之第二絕緣層840，同時使上述四層含於溝槽710之垂直側壁720、740且部分暴露於栓塞421、441之上表面528、548。絕緣間隔件825、925係位於第一、第二及第三層之上。絕緣間隔件825、925之厚度形成側壁電極之底部，該底部具有與第二絕緣層840之厚度相對應之寬度。第9B圖係顯示第一層810、第二層820及第三層830之上表面的溝槽710之上視圖。第一絕緣層450包覆環繞於上表面910。
    請參照第10A及10B圖，介電材料1050填滿溝槽710以平坦化，提供第二平坦表面1080，其與第一層810、第二層820及第三層830之上表面910共平面。
    請參照第11A圖，光阻材料之第二微影圖案1120於第二平坦表面上定義電極寬度，以使側壁層分離並形成獨立側壁電極。第11B圖繪示第二微影圖案1120，其位於獨立側壁電極形成處的長形區。
    請參照第12A圖，蝕刻過程去除第二微影圖案1120外部之材料，暴露出第一平坦表面480。去除的材料包括：第一層810、第二層820及第三層830之部分、介電材料1050及第一絕緣材料450。第12B圖係第二微影圖案1120及第一絕緣層450暴露部之上視圖。
    請參照第13A圖，其已去除第二微影圖案1120。於第二微影圖案1120外部的去除材料區域，介電材料1050係填滿之狀態。接著平坦化介電材料1050，以暴露出獨立側壁電極1310、1320。第13B圖繪示四對暴露之獨立側壁電極。在此例子中，以第一、第二及第三層的厚度與第二微影圖案長形區之寬度定義側壁電極之上表面形成之區域，在其他例子中，側壁電極可以呈錐狀或其他處理方式以減少寬度大小。
    於此實施例中，側壁電極之形成可具有TaxNy- TiN-TaxNy之材料組成，使富氮氮化鉭之熱阻障層包覆環繞高導電性材料如氮化鈦(TiN)之兩側。在其他實施例中，側壁電極之材料組成可以是TaxNy-TiN或TiN-TaxNy，使富氮氮化鉭之熱阻障層包覆高導電性材料如氮化鈦(TiN)之一側。
    第14圖繪示一完整之TaxNy- TiN-TaxNy側壁電極1310、1312組成的相變記憶體裝置之其中一例。相變記憶體材料1420、1422分別接觸且電性耦接於側壁電極1310、1312之電極上表面與頂端電極1430、1432之底面之間。側壁電極1310、1320係分別電性耦接於栓塞421、441及相變記憶體材料1420、1422。頂端電極1430、1432係分別電性耦接於相變記憶體材料1420、1422及金屬通道1440、1442。金屬線1450、1452係分別電性耦接於金屬通道1440、1442。亦可使用其他可程式電阻材料。
    第15圖係使用相變記憶胞實現記憶胞陣列1500部分之示意圖，如典型之積體電路記憶體的設計。記憶胞陣列1500包括複數個位元線1540a-1540d，平行於第二方向延伸且以位元線解碼器1541進行電信通訊。複數個字元線1530a、1530b、1530c、1530d，平行於第二方向延伸且以字元線解碼器/驅動器1531進行電信通訊。在第15圖之示意圖中，記憶胞陣列1500中的每一個記憶胞(如具有相變記憶體元件1525)係耦接至一存取陣列裝置(如電晶體1515)，存取陣列裝置係電性串聯於一組位元線1540a-1540d以及源極線1520a-1520d之間，其中位元線1540a-1540d依次耦接至位元線解碼器1541。舉例來說，其他裝置可作為存取陣列裝置包括雙載子接面電晶體及二極體等此類型之記憶體陣列。
    記憶胞1510係代表陣列1500之記憶胞，記憶胞1510具有一側壁電極於一栓塞上，栓塞耦接至存取陣列裝置如場效應電晶體1515，舉例來說，存取陣列裝置係具有相變記憶體元件1525以及頂端電極，相變記憶體元件1525包含相變化材料，頂端電極耦接至相變記憶體元件1525。於此所述例子中，相變記憶體元件1525具有一熱限制側壁電極。記憶體元件1525及電晶體1515係串聯地電性配置於位元線(如1540b)及經由源極線1520b對應之源極線終端電路1560。字元線1530b控制電晶體1515之閘極端子。
    第16圖係一積體電路1600之簡單方塊圖，積體電路1600具有記憶體陣列1612，記憶體陣列1612係使用附有前述側壁電極之相變記憶胞實行。記憶體平面終端電路1670係耦接於陣列並提供共同電壓給陣列1612的記憶體平面。已讀取、設定及重置模式之字元線解碼器1614係耦接至複數個字元線1616且與其電性 通訊，字元線1616沿著記憶體陣列1612的列配置。位元線(欄)解碼器1618係與複數個位元線1620電性 通訊，位元線1620沿著陣列1612中的欄配置，用以讀取、設定及重置陣列1612中的相變記憶胞(未繪示)。位址暫存器藉由匯流排供應給字元線解碼器1624/驅動器1614以及位元線解碼器1618。感測放大器及資料輸入結構1624，具有電壓及/或電流之來源以閱讀、設定及重置模式，係透過資料匯流排1626耦接至位元線解碼器1618。透過輸入資料線1628，自積體電路1600上之輸入/輸出埠或其他來自積體電路1600內部或外部之資料來源，提供資料到方塊1624之資料輸入結構。積體電路1600可能包括其他電路系統1616，如通用處理器、特殊應用電路或藉由陣列1612所支持的系統單晶片功能模組組合。藉由資料輸出線1632提供資料，從方塊1624中之感測放大器至積體電路1600之輸入/輸出埠或其他於積體電路1600之內部或外部的數據終端。
    此例子藉由使用偏壓配置狀態機器實現控制器1634，控制器1634控制偏壓配置提供之電壓及電流的來源1636之應用，如讀取、設置、重置、抹除驗證(erase verify)及編程驗證(program verify)電壓及/或電流。亦可使用前案已知之特殊邏輯電路來實現控制器1634。其中一個實施例，控制器1634包括通用處理器，控制器1634可使用相同之積體電路執行電腦程式以控制裝置之操作來實現。在其他實施例中，特殊邏輯電路及通用處理器可用以實現控制器1634。
    第17圖係為加熱器與電流之間的功率模擬圖示，該些電流係提供至作為底側壁電極之不同的側壁電極結構。此結構包括固態底電極(Solid-BE)，四種熱限制結構包括了氮化鈦含於富氮氮化鉭且具有不同氮化鈦之厚度。本圖繪示相同電流之下，相較於固態電極結構，本發明之熱限制側壁電極結構輸入之功率增加100倍。相對地，為了產生一特定功率，本發明之熱限制側壁電極結構所需電流遠小於固態電極結構。功率輸入的增加係因富氮氮化鉭層之有效熱絕緣。而氮化鈦之厚度在此模擬中影響並不大。
    雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
    100．．．記憶體裝置
    110、160、410、1050．．．介電材料
    120、220、320．．．第一側壁電極
    121、141、421、441．．．栓塞
    122、142、810．．．第一層
    124、144、820．．．第二層
    125、145、825、925．．．絕緣間隔件
    126、146、830．．．第三層
    127．．．腿部
    128、148、528、548．．．上表面
    129．．．底部
    140、240、340．．．第二側壁電極
    150．．．絕緣材料
    400．．．基板
    450．．．第一絕緣層
    480．．．第一平坦表面
    510．．．區域
    520．．．第一微影圖案
    610．．．暴露部
    710．．．溝槽
    720、740．．．側壁
    750．．．中心區域
    840．．．第二絕緣層
    1080．．．第二平坦表面
    1120．．．第二微影圖案
    1310、1312．．．(獨立)側壁電極
    1420、1422．．．相變記憶體材料
    1430、1432．．．頂端電極
    1440、1442．．．金屬通道
    1450、1452．．．金屬線
    1500．．．(記憶胞)陣列
    1510．．．記憶胞
    1515．．．電晶體
    1525．．．相變記憶體元件
    1520a、1520b、1520c、1520d．．．源極線
    1530a、1530b、1530c、1530d、1616．．．字元線
    1531．．．字元線解碼器
    1540a、1540b、1540c、1540d、1620．．．位元線
    1541、1618．．．位元線解碼器
    1560．．．源極線終端電路
    1600．．．積體電路
    1612．．．記憶胞陣列
    1614．．．驅動器
    1624．．．方塊圖
    1626．．．匯流排
    1628．．．輸入資料線
    1632．．．輸出資料線
    1634．．．控制器
    1670．．．記憶體平面終端電路
    第1A-1C圖繪示一第一實施例之熱限制側壁電極的配置，適用於一相變記憶體裝置或其他可程式化電阻裝置。
    第2A及2B圖繪示一第二實施例之熱限制側壁電極的配置。
    第3A及3B圖繪示一第三實施例之熱限制側壁電極的配置。
    第4A-14圖繪示具有熱限制側壁電極之一相變記憶體裝置的半成品加工結果的剖面圖及上視圖。
    第15圖根據一實施例繪示包括相變記憶體元件之一記憶體配置的示意圖。
    第16圖根據一實施例繪示具有一相變記憶體配置之積體電路裝置的方塊圖。
    第17圖繪示模擬功率輸入至不同之電極結構的曲線圖。
    100．．．記憶體裝置
    110、160．．．介電材料
    120．．．第一側壁電極
    121、141．．．栓塞
    122、142．．．第一層
    124、144．．．第二層
    125、145．．．絕緣間隔件
    126、146．．．第三層
    128、148．．．上表面
    140．．．第二側壁電極
    150．．．絕緣材料
    权利要求:
    Claims (21)
    [1] 一種記憶體裝置，包括：一接點配置，具有複數個上表面；一絕緣層，係位於該接點配置之上，該絕緣層具有一溝槽，該溝槽之配置中，至少具有一第一側壁排列於複數個第一接點之該些上表面；複數個第一側壁電極係位於該溝槽之該第一側壁上，分別於複數個第一接點中接觸該接點配置之該些上表面，該些第一側壁電極具有複數個電極上表面，該些第一側壁電極分別包括：一第一氮化鉭層，由TaxNy組成，其中，y大於x；以及一電極材料層，該電極材料層比該第一氮化鉭層具有一較低電阻及一較低熱阻；以及一記憶體材料，與該些第一側壁電極之該些電極上表面接觸。
    [2] 如申請專利範圍第1項所述之裝置，其中該第一氮化鉭層係沉積於該電極材料層與對應之該第一接點的該上表面之間。
    [3] 如申請專利範圍第1項所述之裝置，其中更包括一第二氮化鉭層，其中該第一氮化鉭層係沉積於該電極材料層與對應之該第一接點的該上表面之間，該第二氮化鉭層係沉積於該電極材料層上。
    [4] 如申請專利範圍第1項所述之裝置，其中該電極材料層係由氮化鈦所組成。
    [5] 如申請專利範圍第1項所述之裝置，其中該記憶體材料更包括一相變化材料。
    [6] 如申請專利範圍第1項所述之裝置，其中TaxNy至少Ta3N5與Ta2N3其中之一。
    [7] 如申請專利範圍第1項所述之裝置，其中該電極材料層係由一個或多個材料組成，係選自TaxNy、鉭(Ta)、鎢(W)、鎢之矽化物(W-silicide)、鉑(Pt)、銣(Ru)、二氧化銣(RuO2)、銥(Ir)及二氧化銥(IrO2)，其中氮鉭化合物比該第一氮化鉭層具有較低電阻。
    [8] 如申請專利範圍第1項所述之裝置，其中該第一氮化鉭層之厚度係為1奈米至20奈米。
    [9] 如申請專利範圍第1項所述之裝置，其中該電極材料層係由氮化鈦所組成，厚度係為0.4奈米至10奈米。
    [10] 如申請專利範圍第1項所述之裝置，其中更包括一存取陣列裝置，耦接於該接點配置。
    [11] 如申請專利範圍第1項所述之裝置，其中該溝槽具有一第二側壁，該第二側壁與該第一側壁相平行，該溝槽之配置中，該第二側壁排列於複數個第二接點之該些上表面；複數個第二側壁電極，具有複數個電極上表面，係位於該溝槽之該第二側壁上，分別於複數個第二接點中接觸該接點配置之該些上表面，該些第二側壁電極分別包括：一第二氮化鉭層，由TaxNy組成，其中，y大於x；以及該電極材料層，該電極材料層比該第二氮化鉭層具有一較低電阻及一較低熱阻；以及該記憶體材料，與該些第二側壁電極之該些電極上表面相接觸。
    [12] 一種記憶體裝置的製造方法，包括：形成一接點配置於一基板之上；形成一溝槽於該接點配置之上的一第一絕緣層之中，該溝槽具有一側壁，該側壁與複數個接點排列於該接點配置；沉積一電極材料於該絕緣層及溝槽之上，該電極材料包括：一第一氮化鉭層，由TaxNy組成，其中，y大於x；以及一電極材料層，該電極材料層比該第一氮化鉭層具有一較低電阻及一較低熱阻；沉積絕緣材料之一第二絕緣間隔層於該些材料層之上；移除該溝槽中心區域及溝槽外部之該電極材料及該第二絕緣間隔層，同時維持該電極材料內襯於該溝槽之該側壁以及該些接點配置之該上表面的部分；填滿該溝槽，以介電填充材料形成一填充結構，且蝕刻或打磨該填充結構，以形成一表面，該表面暴露於該電極材料之一上緣；蝕刻該電極材料之圖案以形成複數個獨立側壁電極，該些獨立側壁電極係與對應之該些接點的該上表面相接觸；以及形成一記憶體材料，係與該些側壁電極相接觸。
    [13] 如申請專利範圍第12項所述之記憶體裝置的製造方法，其中該第一氮化鉭層係沉積於該電極材料層與對應之該些接點的該上表面之間。
    [14] 如申請專利範圍第12項所述之記憶體裝置的製造方法，其中該電極材料更包括一第二氮化鉭層，該第一氮化鉭層係沉積於該電極材料層與對應之該些第一接點的該上表面之間，該第二氮化鉭層係沉積於該電極材料層上。
    [15] 如申請專利範圍第12項所述之記憶體裝置的製造方法，其中該電極材料層係由氮化鈦所組成。
    [16] 如申請專利範圍第12項所述之記憶體裝置的製造方法，其中該記憶體材料更包括一相變化材料。
    [17] 如申請專利範圍第12項所述之記憶體裝置的製造方法，其中TaxNy至少係Ta3N5與Ta2N3其中之一。
    [18] 如申請專利範圍第12項所述之記憶體裝置的製造方法，其中該電極材料層係由一個或多個材料組成，係選自TaxNy、鉭(Ta)、鎢(W)、鎢之矽化物(W-silicide)、鉑(Pt)、銣(Ru)、二氧化銣(RuO2)、銥(Ir)及二氧化銥(IrO2)，其中TaxNy比該第一氮化鉭層具有較低電阻。
    [19] 如申請專利範圍第12項所述之記憶體裝置的製造方法，其中該第一氮化鉭層之厚度係為1奈米至20奈米。
    [20] 如申請專利範圍第12項所述之記憶體裝置的製造方法，其中該電極材料層係由氮化鈦所組成，厚度係為0.4奈米至10奈米。
    [21] 如申請專利範圍第12項所述之記憶體裝置的製造方法，其中更包括一存取陣列裝置耦接於該接點配置。
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    同族专利:
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    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    US13/310,583|US8987700B2|2011-12-02|2011-12-02|Thermally confined electrode for programmable resistance memory|
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